You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2025-11-16 - 23:25
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Sun Nov 16, 2025 12:44:04)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
1609299806794,7cyclictest4927-21kerneloops10:49:433
1609299800792,6cyclictest4927-21kerneloops08:00:313
1607699800791,7cyclictest4927-21kerneloops11:47:521
1607699799791,6cyclictest4927-21kerneloops12:11:391
1609299798791,6cyclictest4927-21kerneloops10:27:203
1607699798790,6cyclictest4927-21kerneloops11:55:161
1607699797790,5cyclictest4927-21kerneloops11:26:491
1607699797789,6cyclictest4927-21kerneloops09:29:491
1607699797789,6cyclictest4927-21kerneloops09:29:491
1609299796788,6cyclictest4927-21kerneloops10:16:013
1609299796783,9cyclictest4927-21kerneloops07:50:593
1608499796789,5cyclictest4927-21kerneloops08:55:352
1607699796789,5cyclictest4927-21kerneloops12:03:411
1607699796789,5cyclictest4927-21kerneloops11:11:491
1607199796787,7cyclictest4927-21kerneloops11:08:300
1607199796787,7cyclictest4927-21kerneloops07:23:320
1609299795788,2cyclictest4927-21kerneloops10:00:463
1609299795787,6cyclictest4927-21kerneloops12:22:563
1609299795787,6cyclictest4927-21kerneloops10:11:393
1608499795787,6cyclictest4927-21kerneloops07:12:272
1607199795787,6cyclictest4927-21kerneloops09:17:360
1609299794791,2cyclictest4927-21kerneloops11:32:043
1609299794787,5cyclictest4927-21kerneloops09:00:543
1609299794786,6cyclictest4927-21kerneloops12:12:133
1608499794787,5cyclictest4927-21kerneloops08:35:132
1608499794787,5cyclictest4927-21kerneloops08:31:282
1608499794786,6cyclictest4927-21kerneloops12:09:442
1607699794787,5cyclictest4927-21kerneloops08:07:511
1607199794786,7cyclictest4927-21kerneloops07:30:530
1609299793786,5cyclictest4927-21kerneloops08:49:523
1608499793787,5cyclictest4927-21kerneloops11:09:002
1608499793782,9cyclictest4927-21kerneloops10:39:002
1607699793783,8cyclictest4927-21kerneloops10:33:561
1609299792783,7cyclictest4927-21kerneloops11:42:313
1608499792786,4cyclictest4927-21kerneloops08:47:222
1608499792784,6cyclictest4927-21kerneloops09:11:332
1608499792784,6cyclictest4927-21kerneloops07:36:142
1608499792782,8cyclictest4927-21kerneloops11:32:472
1607699792788,2cyclictest4927-21kerneloops11:34:541
1607699792788,2cyclictest4927-21kerneloops08:31:181
1607199792786,5cyclictest4927-21kerneloops09:10:390
1609299791785,5cyclictest4927-21kerneloops09:53:013
1608499791784,5cyclictest4927-21kerneloops08:07:292
1608499790787,2cyclictest4927-21kerneloops11:00:532
1608499790787,2cyclictest4927-21kerneloops11:00:532
1608499790784,5cyclictest4927-21kerneloops07:18:052
1608499790782,6cyclictest4927-21kerneloops08:17:492
1607699790787,2cyclictest4927-21kerneloops11:17:391
1607699790782,6cyclictest4927-21kerneloops12:33:471
1609299789782,5cyclictest4927-21kerneloops11:38:363
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional