You are here: Home / Technical Services / OSADL QA Farm Real-time / 
2026-05-20 - 23:47
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Wed May 20, 2026 12:44:04)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
214699649639,8cyclictest4793-21kerneloops12:21:092
214699648644,2cyclictest4793-21kerneloops10:34:462
213399642638,2cyclictest4793-21kerneloops11:33:320
213999636628,6cyclictest4793-21kerneloops11:15:281
215499635627,6cyclictest4793-21kerneloops08:56:423
215499634626,6cyclictest4793-21kerneloops11:57:123
215499634626,6cyclictest4793-21kerneloops10:02:353
213999634625,7cyclictest4793-21kerneloops07:10:241
215499633624,7cyclictest4793-21kerneloops09:21:573
213399633623,8cyclictest4793-21kerneloops12:29:460
213999632626,5cyclictest4793-21kerneloops12:35:451
213399632624,7cyclictest4793-21kerneloops09:59:090
213399632623,8cyclictest4793-21kerneloops07:18:350
215499631628,2cyclictest4793-21kerneloops11:45:473
215499631625,4cyclictest4793-21kerneloops11:31:233
215499631624,5cyclictest4793-21kerneloops08:22:043
215499631621,8cyclictest4793-21kerneloops09:58:273
214699631625,5cyclictest4793-21kerneloops09:51:132
213999631622,7cyclictest4793-21kerneloops11:04:561
215499630624,4cyclictest4793-21kerneloops07:23:473
213999630625,4cyclictest4793-21kerneloops07:21:051
213399630622,6cyclictest4793-21kerneloops08:36:140
215499629624,4cyclictest4793-21kerneloops09:38:353
213999629621,6cyclictest4793-21kerneloops08:19:141
213399629622,6cyclictest4793-21kerneloops11:28:370
213399629622,6cyclictest4793-21kerneloops09:26:360
215499628622,5cyclictest4793-21kerneloops07:10:353
214699628619,7cyclictest4793-21kerneloops12:00:002
213999628622,4cyclictest4793-21kerneloops10:02:241
213999628622,4cyclictest4793-21kerneloops07:50:531
214699627625,1cyclictest4793-21kerneloops08:45:012
214699627621,4cyclictest4793-21kerneloops12:08:102
213999627624,2cyclictest4793-21kerneloops10:23:151
213999627623,2cyclictest4793-21kerneloops12:05:191
213399627623,2cyclictest4793-21kerneloops09:06:460
215499626624,1cyclictest4793-21kerneloops07:35:163
215499626621,4cyclictest4793-21kerneloops12:00:313
215499626620,5cyclictest4793-21kerneloops12:34:523
215499626619,5cyclictest4793-21kerneloops11:04:333
215499626618,6cyclictest4793-21kerneloops10:12:543
214699626624,1cyclictest4793-21kerneloops09:33:492
214699626624,1cyclictest4793-21kerneloops09:33:482
213999626621,4cyclictest4793-21kerneloops11:09:231
213399626619,6cyclictest4793-21kerneloops07:57:240
214699625621,2cyclictest4793-21kerneloops11:32:282
213999625618,6cyclictest4793-21kerneloops11:52:181
213399625622,2cyclictest4793-21kerneloops10:32:220
213399625622,2cyclictest4793-21kerneloops10:19:290
213399624621,2cyclictest4793-21kerneloops10:14:200
213399624617,6cyclictest4793-21kerneloops07:13:260
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional