You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2025-11-06 - 17:50
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Thu Nov 06, 2025 12:44:03)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
722099754748,5cyclictest4927-21kerneloops10:45:573
722099753745,6cyclictest4927-21kerneloops10:55:463
720399753747,4cyclictest4927-21kerneloops12:21:390
720899752745,5cyclictest4927-21kerneloops09:01:211
720399752748,2cyclictest4927-21kerneloops08:25:160
720899751741,8cyclictest4927-21kerneloops10:55:141
722099750741,7cyclictest4927-21kerneloops11:44:313
722099750741,7cyclictest4927-21kerneloops09:16:023
721599750743,5cyclictest4927-21kerneloops09:31:442
720899750746,2cyclictest4927-21kerneloops08:12:381
722099749742,5cyclictest4927-21kerneloops11:57:283
722099749740,7cyclictest4927-21kerneloops09:48:363
721599749743,5cyclictest4927-21kerneloops10:47:212
720399749742,6cyclictest4927-21kerneloops11:51:240
722099748741,5cyclictest4927-21kerneloops12:20:133
722099748741,5cyclictest4927-21kerneloops08:27:023
722099748741,5cyclictest4927-21kerneloops08:06:353
722099748740,6cyclictest4927-21kerneloops12:38:343
721599748743,4cyclictest4927-21kerneloops08:36:352
721599748741,6cyclictest4927-21kerneloops10:31:142
720899748745,2cyclictest4927-21kerneloops12:40:001
720899748745,2cyclictest4927-21kerneloops09:41:141
720399748739,8cyclictest4927-21kerneloops11:23:440
722099747745,1cyclictest4927-21kerneloops11:00:333
722099747741,5cyclictest4927-21kerneloops08:54:113
722099747741,5cyclictest4927-21kerneloops07:50:513
722099747738,7cyclictest4927-21kerneloops09:37:333
720899747744,2cyclictest4927-21kerneloops10:19:031
720399747741,5cyclictest4927-21kerneloops07:31:480
720399747740,6cyclictest4927-21kerneloops08:03:120
720399747739,6cyclictest4927-21kerneloops11:42:320
721599746740,4cyclictest4927-21kerneloops09:25:022
721599746737,7cyclictest4927-21kerneloops09:45:452
720899746742,2cyclictest4927-21kerneloops10:44:521
722099745738,5cyclictest4927-21kerneloops11:53:103
722099745738,5cyclictest4927-21kerneloops08:47:263
722099745737,6cyclictest4927-21kerneloops12:11:123
721599745738,5cyclictest4927-21kerneloops10:56:402
721599745737,7cyclictest4927-21kerneloops11:43:492
722099744737,5cyclictest4927-21kerneloops10:35:523
721599744741,2cyclictest4927-21kerneloops09:03:212
721599744736,6cyclictest4927-21kerneloops12:04:562
721599744736,6cyclictest4927-21kerneloops11:14:342
721599744736,6cyclictest4927-21kerneloops11:14:332
721599744735,7cyclictest4927-21kerneloops10:43:492
720899744735,7cyclictest4927-21kerneloops09:50:511
720399744741,2cyclictest4927-21kerneloops10:07:320
720399744734,8cyclictest4927-21kerneloops07:56:240
722099743738,4cyclictest4927-21kerneloops07:26:363
722099743737,4cyclictest4927-21kerneloops09:10:183
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional