You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2024-02-28 - 01:23
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Tue Feb 27, 2024 12:44:04)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
677499588579,7cyclictest4927-21kerneloops07:16:571
676899588579,7cyclictest4927-21kerneloops10:27:580
677499587577,8cyclictest4927-21kerneloops11:11:051
678999586578,6cyclictest4927-21kerneloops10:34:183
677499586580,5cyclictest4927-21kerneloops10:51:561
677499586579,5cyclictest4927-21kerneloops07:11:291
678999585582,2cyclictest4927-21kerneloops11:22:223
678999585582,2cyclictest4927-21kerneloops11:22:223
678999585578,5cyclictest4927-21kerneloops08:36:413
678299585580,4cyclictest4927-21kerneloops11:44:462
678999584579,4cyclictest4927-21kerneloops09:53:043
678999584576,6cyclictest4927-21kerneloops12:39:523
678299584578,4cyclictest4927-21kerneloops10:10:232
677499584579,4cyclictest4927-21kerneloops07:29:201
676899584577,5cyclictest4927-21kerneloops11:01:200
678999583580,2cyclictest4927-21kerneloops12:32:263
678999583578,4cyclictest4927-21kerneloops10:42:283
678999583576,5cyclictest4927-21kerneloops08:16:033
678999583574,1cyclictest4927-21kerneloops12:04:233
678299583580,2cyclictest4927-21kerneloops09:56:012
678999582577,4cyclictest4927-21kerneloops12:08:473
678299582576,4cyclictest4927-21kerneloops07:28:372
676899582576,5cyclictest4927-21kerneloops12:26:220
676899582576,5cyclictest4927-21kerneloops09:24:500
678299581578,2cyclictest4927-21kerneloops09:50:442
678299581574,2cyclictest4927-21kerneloops08:40:392
677499581576,4cyclictest4927-21kerneloops07:59:501
676899581573,6cyclictest4927-21kerneloops11:19:530
678999580576,2cyclictest4927-21kerneloops07:39:353
677499580578,1cyclictest4927-21kerneloops08:32:571
677499580576,3cyclictest4927-21kerneloops12:07:551
676899580573,6cyclictest4927-21kerneloops07:12:010
676899580572,6cyclictest4927-21kerneloops07:46:030
678299579573,4cyclictest4927-21kerneloops07:51:052
678299579572,5cyclictest4927-21kerneloops10:18:182
678299579571,6cyclictest4927-21kerneloops09:44:202
677499579576,2cyclictest4927-21kerneloops08:12:181
677499579571,7cyclictest4927-21kerneloops10:44:461
676899579577,1cyclictest4927-21kerneloops11:32:360
678999578575,1cyclictest4927-21kerneloops10:58:263
678299578574,2cyclictest4927-21kerneloops09:46:302
678299577574,2cyclictest4927-21kerneloops12:18:302
677499577568,7cyclictest4927-21kerneloops10:48:001
678299576570,5cyclictest4927-21kerneloops10:48:542
677499576573,1cyclictest4927-21kerneloops07:46:451
677499576569,6cyclictest4927-21kerneloops11:31:431
678999575568,6cyclictest4927-21kerneloops07:26:063
678299575569,5cyclictest4927-21kerneloops10:08:262
676899575572,2cyclictest4927-21kerneloops09:01:470
676899575571,2cyclictest4927-21kerneloops09:15:570
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional