You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2024-09-13 - 07:45
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Fri Sep 13, 2024 00:44:05)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
1568399706697,7cyclictest4927-21kerneloops00:30:242
1568399706697,7cyclictest4927-21kerneloops00:30:242
1568999705697,7cyclictest4927-21kerneloops22:55:463
1568999705697,6cyclictest4927-21kerneloops22:10:243
1567399704696,6cyclictest4927-21kerneloops00:28:061
1568999703698,4cyclictest4927-21kerneloops21:36:383
1568999703695,6cyclictest4927-21kerneloops21:11:273
1568999702696,5cyclictest4927-21kerneloops22:34:503
1568999702695,6cyclictest4927-21kerneloops22:29:243
1568999702695,6cyclictest4927-21kerneloops19:21:053
1567399702694,6cyclictest4927-21kerneloops23:07:411
1568999701696,4cyclictest4927-21kerneloops19:32:293
1568999701694,6cyclictest4927-21kerneloops22:46:053
1568399701694,5cyclictest4927-21kerneloops21:38:232
1567399701695,5cyclictest4927-21kerneloops23:36:251
1567399701694,5cyclictest4927-21kerneloops00:34:141
1567399701694,5cyclictest4927-21kerneloops00:34:141
1566999701689,10cyclictest4927-21kerneloops00:32:100
1566999701689,10cyclictest4927-21kerneloops00:32:100
1568999700693,6cyclictest4927-21kerneloops23:03:493
1568999700693,6cyclictest4927-21kerneloops21:01:393
1568999700693,6cyclictest4927-21kerneloops19:43:553
1568399700693,5cyclictest4927-21kerneloops21:16:122
1568399700693,5cyclictest4927-21kerneloops21:16:122
1568399700691,7cyclictest4927-21kerneloops00:10:512
1567399700694,5cyclictest4927-21kerneloops22:30:381
1568999699693,4cyclictest4927-21kerneloops20:01:273
1567399699696,2cyclictest4927-21kerneloops19:51:551
1568999698693,4cyclictest4927-21kerneloops20:58:153
1568999698693,4cyclictest4927-21kerneloops00:26:003
1568999698691,5cyclictest4927-21kerneloops22:24:353
1567399698692,4cyclictest4927-21kerneloops23:15:341
1568999697691,5cyclictest4927-21kerneloops21:58:443
1568399697694,2cyclictest4927-21kerneloops20:49:382
1566999697693,2cyclictest4927-21kerneloops22:11:590
1568999696690,4cyclictest4927-21kerneloops19:36:343
1568999696690,4cyclictest4927-21kerneloops19:19:083
1568399696693,2cyclictest4927-21kerneloops19:47:502
1567399696690,4cyclictest4927-21kerneloops20:28:201
1567399696689,5cyclictest4927-21kerneloops20:16:031
1568999695689,5cyclictest4927-21kerneloops19:55:423
1568999695689,5cyclictest4927-21kerneloops19:55:413
1568399695692,2cyclictest4927-21kerneloops21:59:472
1568399695692,2cyclictest4927-21kerneloops21:29:162
1568399695688,5cyclictest4927-21kerneloops19:28:222
1567399695689,5cyclictest4927-21kerneloops21:48:381
1566999695693,1cyclictest4927-21kerneloops23:54:240
1568399694691,2cyclictest4927-21kerneloops21:52:442
1568399694690,2cyclictest4927-21kerneloops22:57:332
1566999694692,1cyclictest4927-21kerneloops20:45:120
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional