You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2025-07-12 - 12:58
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Sat Jul 12, 2025 00:44:05)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
629899710703,5cyclictest4927-21kerneloops21:40:523
629899710702,6cyclictest4927-21kerneloops22:28:473
629899710702,6cyclictest4927-21kerneloops20:50:183
628499710704,4cyclictest4927-21kerneloops20:06:311
628499710703,5cyclictest4927-21kerneloops20:28:011
629899709702,6cyclictest4927-21kerneloops20:58:593
629899709701,6cyclictest4927-21kerneloops00:35:203
629399709702,5cyclictest4927-21kerneloops23:06:142
628499709702,5cyclictest4927-21kerneloops23:46:181
629899708699,7cyclictest4927-21kerneloops21:56:393
628499708700,6cyclictest4927-21kerneloops21:35:131
628499708700,6cyclictest4927-21kerneloops20:12:251
628499708700,6cyclictest4927-21kerneloops20:12:241
628499707701,4cyclictest4927-21kerneloops19:49:031
628499707700,5cyclictest4927-21kerneloops23:55:401
628499707700,5cyclictest4927-21kerneloops20:18:321
628099707700,6cyclictest4927-21kerneloops19:41:440
628499706700,5cyclictest4927-21kerneloops23:07:301
628499706700,5cyclictest4927-21kerneloops23:04:051
628099706700,5cyclictest4927-21kerneloops19:51:530
629899705698,6cyclictest4927-21kerneloops20:10:483
629899705698,6cyclictest4927-21kerneloops20:10:473
628499705701,2cyclictest4927-21kerneloops22:23:371
628499705699,4cyclictest4927-21kerneloops21:09:091
628499705698,5cyclictest4927-21kerneloops20:43:001
628099705698,6cyclictest4927-21kerneloops21:43:100
628099705698,5cyclictest4927-21kerneloops20:29:370
629899704698,4cyclictest4927-21kerneloops00:14:243
628099704698,5cyclictest4927-21kerneloops22:37:070
629899703697,5cyclictest4927-21kerneloops23:54:463
629399703697,5cyclictest4927-21kerneloops23:38:152
629399703696,5cyclictest4927-21kerneloops23:16:182
628499703696,5cyclictest4927-21kerneloops20:22:341
628499703695,6cyclictest4927-21kerneloops20:59:101
628099703697,5cyclictest4927-21kerneloops21:51:310
628099703696,6cyclictest4927-21kerneloops21:13:320
628099703696,6cyclictest4927-21kerneloops20:38:040
629899702695,5cyclictest4927-21kerneloops22:09:013
629399702699,2cyclictest4927-21kerneloops21:54:512
628499702699,2cyclictest4927-21kerneloops19:35:421
629899701692,7cyclictest4927-21kerneloops22:44:113
629399701698,2cyclictest4927-21kerneloops21:35:542
629399701698,2cyclictest4927-21kerneloops21:00:132
628499701693,6cyclictest4927-21kerneloops19:52:031
628099701698,2cyclictest4927-21kerneloops19:35:530
628099701694,5cyclictest4927-21kerneloops23:17:550
629399700695,4cyclictest4927-21kerneloops19:19:042
629399700691,7cyclictest4927-21kerneloops22:28:032
628499700691,7cyclictest4927-21kerneloops21:52:221
628099700693,6cyclictest4927-21kerneloops20:55:360
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional