You are here: Home / Projects / OSADL QA Farm Real-time / Latency plots / 
2025-01-25 - 07:42
Click here to display the system's profile data or here to proceed to next system.
Click on a legend element to toggle display of that core, ctrl-click inverts display, shift-click enables all.

Data to construct the above plot have been generated using the RT test utility cyclictest.
Unexpectedly long latencies may be caused by SMIs
Total number of samples: 100 million
Resolution of latency scale: normal
Duration: 5 hours, 33 minutes, lowest P state: performance
Characteristics of the 50 highest latencies:
System rack6slot8.osadl.org (updated Sat Jan 25, 2025 00:44:05)
Delayed (victim)Switcher (culprit)TimestampCPU
PIDPrioTotal
latency
(µs)
T*(,W**)
latency
(µs)
CmdPIDPrioCmd
932099708699,7cyclictest4927-21kerneloops21:52:361
932099707699,6cyclictest4927-21kerneloops21:11:351
933399705697,6cyclictest4927-21kerneloops22:36:193
932099705699,4cyclictest4927-21kerneloops21:57:481
931599705698,6cyclictest4927-21kerneloops20:25:320
931599705698,6cyclictest4927-21kerneloops19:57:570
931599705695,8cyclictest4927-21kerneloops23:11:560
932099704701,2cyclictest4927-21kerneloops22:16:151
932099704696,6cyclictest4927-21kerneloops23:59:081
931599704696,7cyclictest4927-21kerneloops20:24:580
933399703697,5cyclictest4927-21kerneloops21:28:263
932099703700,1cyclictest4927-21kerneloops23:26:561
932099703696,5cyclictest4927-21kerneloops21:15:041
931599703697,5cyclictest4927-21kerneloops22:22:540
931599703690,11cyclictest4927-21kerneloops21:43:270
933399702695,5cyclictest4927-21kerneloops20:27:103
932099702700,1cyclictest4927-21kerneloops19:25:131
933399701695,5cyclictest4927-21kerneloops22:26:433
932099701698,2cyclictest4927-21kerneloops20:05:461
932099701694,5cyclictest4927-21kerneloops19:55:081
932799700697,2cyclictest4927-21kerneloops21:25:162
932099700695,4cyclictest4927-21kerneloops22:49:211
932099700694,5cyclictest4927-21kerneloops22:51:471
932099700694,5cyclictest4927-21kerneloops22:51:461
932099700694,5cyclictest4927-21kerneloops00:24:461
933399699696,2cyclictest4927-21kerneloops00:04:223
932799699692,5cyclictest4927-21kerneloops23:52:082
932099699696,2cyclictest4927-21kerneloops20:39:541
932099699690,7cyclictest4927-21kerneloops20:23:141
931599699691,7cyclictest4927-21kerneloops23:46:180
933399698690,6cyclictest4927-21kerneloops19:46:123
932799698691,6cyclictest4927-21kerneloops21:52:152
932799698690,6cyclictest4927-21kerneloops00:21:232
932099698692,5cyclictest4927-21kerneloops19:34:411
932799697692,4cyclictest4927-21kerneloops19:10:202
932099697693,2cyclictest4927-21kerneloops00:19:421
933399696689,6cyclictest4927-21kerneloops21:16:083
933399696689,5cyclictest4927-21kerneloops22:50:563
933399696689,5cyclictest4927-21kerneloops22:50:553
932099696694,1cyclictest4927-21kerneloops19:22:091
932099696688,6cyclictest4927-21kerneloops22:29:241
931599696687,7cyclictest4927-21kerneloops23:16:110
933399695693,1cyclictest4927-21kerneloops19:32:223
933399695689,5cyclictest4927-21kerneloops20:31:203
932099695689,5cyclictest4927-21kerneloops00:04:321
932099695689,4cyclictest4927-21kerneloops20:31:531
932099695687,6cyclictest4927-21kerneloops22:33:591
932099695686,7cyclictest4927-21kerneloops23:48:151
933399694687,5cyclictest4927-21kerneloops23:03:163
932799694691,1cyclictest4927-21kerneloops20:14:092
*Timer  **Wakeup  (latency=timer+wakeup+contextswitch)

 

Valid XHTML 1.0 Transitional